240510필기_8bit Adder + FND, counter

8bit 과제 리뷰

 

System Verilog의 가장 큰 장점 : rand함수 생성가능. --> 검증과정의 편리함.

데이터 bit, logic

어제는bit 오늘은 logic

rand --> SV의 큰 장점 자동으로 생성되고 들어간다.

trans.를 통해 자동으로 생성.

 

Class  OOP 객체지향 문법. 구조체와 비슷.

Class는 묶는다. (캡슐화) 묶여서 의미부여. Class는 S/W 개념이기 때문에 H/W와는 다르게 합성이 되지 않는다.

 

 

생성자 HEAP영역에 자료형 Memory 예약.

Data 생성 --> dut에 Data 전송.

생성 Data와 출력 Data를 비교해서 Pass, Fail 판단.

 

Class가 여러개로 사용된다면 모든 상황에 다 적용하여 사용할 수 있다.

Data를 언제 보낼지 타이밍을 정해주는 class가 있고 이 결과값을 받아서 내가 생성한 값과 나와야하는 기대값을 비교하는 같으면 Pass 다르면 Fail

 

==> 이게 검증팀이 하는 일.

 

 

FND를 동시에 켜주고싶다.

fndCom에 입력되는값을 count로 돌아가게한다.  --> delay 짧게 빠르게

 

CLK --> counter를 통해 0 1 2 3 출력.

Tick

1k Hz를 넣어주기 위해 나눠줌.

%c ~~~: 절상  강제 반올림.

posedge, negedge.

posedge : rise clk ,  negedge fall clk.

 

비동기 reset 구조. 동기 CLK와 상관없이 동작하기 때문.

 

counter's Tip : 비교문 먼저 실행 --> 카운트 실행

tick toggle --> duty 50% 가능.