파파이스_일기장

One Chip의 빈 공간을 Analog Circuit의저항으로 채워주기 위해 Segment Length와 Segments의 수를 빈 공간에 맞게 늘리고 원래의 저항값인 4K Ω, 25k Ω를 맞춰주기 위해 Segment Width를 증가시켰다. One Chip에 두더라도 Flatten를 하기 전이라면 같은 회로기 때문에 원래 파일의 값을 바꿔줄 때 마다 One Chip에 들어간 Layout의 크기도 바뀐다.

Layout에서 저항값으로 설정하면 저항의 길이가 길게뽑힌다. Schematic의 저항의 W/L로 맞춰주면 적당한 길이로 뽑힌다. 뽑아야하는 L값을 n등분한 길이로 설정한 후 series로 이어주면 저항이 공간을 원하는대로 차지하게 된다.

Full Adder의 layout을 설계할 떄 schematic과 VINA VINB에 들어오는 값을 VOUT_1, COUT을 반대로 넣어주었더니 net은 갯수는 맞으나 틀렸다고 오류메세지가 떴다. 2XOR의 이름을 XOR로 바꿨더니 Half Adder에서 2XOR의 symbol을 인식하지 못하는 오류가 발생했다. Half Adder에 들어간 2XOR을 XOR로 수정해주었더니 해결되었다.

2XOR은 NOT 2개, AND2개와 1개의 OR을 사용하여 만들 수 있지만 2개의 NOT와 1개의 Transmission gate로 구성하면 사용되는 MOS의 갯수가 많이 줄어든다. 이번 회로에서는 중간에 있는 Transmission gate의 Gate부분을 반으로 나눠 pMOS와 nMOS로 들어가는 신호를 다르게 구성하는 아이디어가 필요했다.

S0, S1, S2, S3을 각각 NOT 한개씩만 지나게 줄이는 과정에서 NOT의 위치가 배선을 이쁘게 하기 위해 줄이는 위치가 너무 중요했다. S2가 입력되는 NOT을 앞을 남겨놨을 때 잘 동작했다. 뒷쪽의 NOT을 남겨놨을 땐 Device 오류만 생성되었는데 net도 아예 나오지 않아 처음부터 새로 제작하였다.

pMOS와 nMOS의 Pimp, Nimp가 겹치지 않을 때 Pimp, Nimp를 추가로 덮어주어야 DRC가 통과되었다. Metal1_w = 0.12um, Metal2_w= 0.14um, POv의 poly는 0.1um의 거리를 띄워주어야 한다. pMOS_metal 과 nMOS_metal의 거리는 3.445um. 사이의 Metal은 14줄이다. 약 0.12*(14*2+1)=34.8