파파이스_일기장

// synthesis verilog_input_version verilog_2001module top_module ( input cpu_overheated, output reg shut_off_computer, input arrived, input gas_tank_empty, output reg keep_driving ); // always @(*) begin if (cpu_overheated) shut_off_computer = 1; else shut_off_computer = 0; end always @(*) begin if (~arrived) ..

default 추가하면 1bit 자리부터 1이 나타나면 0 2bit 자리에서 처음 1이 나타나면 13bit 자리에서 처음 1이 나타나면 2가 나타나는 코드를 작성했다. 앞 코드를 00010001 이 되면 0001zzzz에는 맞는데00000001에는 맞지 않기 때문에 LSB를 찾는 코드에는 맞지 않는다.0001zzzz 코드는 MSB는 찾아졌다

default out = {4{1'hf}}; 하면 F 만 출력되고default out = {1'hf}; 하면 1이 출력된다. ---- ---- ---- ----1'hf : 14'hffff : f1'b1 : 14'b1111 : f

wire[31:0] w; assign w = {a[4:0], b[4:0], ...... ,f[4:0], 2b'11}; 2'b11 : ' ' // b2진수 d10진수 h16진수

Module _____ ( 입출력) ; assign 입력 = ___ ; assign 출력 = ___ ; endmodule assign을 모듈 입출력 자리에 한번에 배치도 가능하다 OR을 표현할 때 '+'을 사용하게되면 오버플로우가 나타나서 1 1 입력을 처리하지 못한다. ' | '을 사용해야 한다