공부방/Verilog_HBLBits

HDLBITS_start

맘스터치보단파파이스 2024. 4. 2. 18:35

 

Module _____ (  입출력) ;

assign 입력 = ___ ;

assign 출력 = ___ ;

 

endmodule

 

  • assign을 모듈 입출력 자리에 한번에 배치도 가능하다
  • OR을 표현할 때 '+'을 사용하게되면 오버플로우가 나타나서 1 1 입력을 처리하지 못한다. ' | '을 사용해야 한다

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