공부방/VLSI_FULL_CUSTOM_IC_ONE_CHIP

2*1 MUX_schematic_Layout

맘스터치보단파파이스 2024. 2. 7. 16:25

 

시간변화를 볼 것이라 tran 선택, moderate 선택

1. 그래프 분리

2. 그래프 구간 확대

 

PMOS 끼리는 NWELL에 같이 있으면 붙어도되고

NMOS 끼리는 서로의 oxide가 0.15um 떨어져야 한다.

 

LVS
VINB, S0 입력을 받아 NAND_1 출력
VINA, ~S0 입력을 받아 NAND_2출력___ NAND_1,2 입력을 받아 VOUT출력

 

'공부방 > VLSI_FULL_CUSTOM_IC_ONE_CHIP' 카테고리의 다른 글

8*1 MUX  (0) 2024.02.14
21MUX, 41MUX _schematic, Layout  (0) 2024.02.14
DC_SweepRange 순서  (0) 2024.02.07
기본 소자 Layout  (0) 2024.02.06
Design Rule  (0) 2024.02.06