공부방/Verilog_HBLBits

CONCAT_REG

맘스터치보단파파이스 2024. 4. 3. 18:09

f선언X
z[7:2]
z[7:0]
2'b11 X

 

wire[31:0] w;

assign w = {a[4:0], b[4:0], ...... ,f[4:0], 2b'11};

2'b11 : <비트 폭>'<진수><갑> <2폭>'<2진수><11>  // b2진수 d10진수 h16진수

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