240513 필기 Clock, Latch

 

조합회로 순차회로 combinational, Sequential

조합 : MUX, Decoder, BCDtoSed Decoder, spilitter

순차: counter, clock divider, core

출력값이 입력에만 영향받으면 조합 

출력값이 입력+ 이전결과에 영향받으면 순차.

CLK 없어도 동작하면 조합

CLK 있어야 동작하면 순차.

 

CLK의 기능: 1.동기화. --> 동기회로는 아니지만 시스템이 전체적으로 동작을 하게 해주는 의미에서 동기화.

+ ALU 도 조합논리이다.

NOT Gate 2개면 기억회로.

 

<Latch>

R = 1 S = 1 일 때 나오는 0 , 0 Q와 Q'가 달라야 하는데 같이 나왔다. 원하는 회로의 결과값은 아니다. 

하지만 지금 상태만 봤을 땐 문제가 없지만, 다음 상태가 될 때 출력값에 문제가 생김. 0 <-> 1 이 반복되며 발진한다. 

이론상으로 0 0 이 문제가 아니라 다음 상태 때 무한반복이 되며 문제가 생긴다. --> 고장

실제로는 이렇게 되지 않는다. 어떠한 값이 미세하게 먼저 들어가며 1 0 이든 0 1 이든 안정적인 상태가 된다. 그래서 입력에서는 1 1 을 사용하지 말라가 된다.

 

S = 1, Q = 1  Set, Reset  R = 1, Q = 0 

 

래치가 메모리기능이 있다. 이 기능이 왜 메모리 라고 하는가?

==> 전값을 유지해서.

이렇게 쓰면 오류는 안나지만 전값을 유지하는 기능이 사라져버린다. 사용할 수 없다.

이렇게 해결해주면 된다. 값을 유지할 수 있으면서 오류를 잡아준다.

Gated D- Latch

GATE = 0은 값 유지. GATE = 1은 입력 = 출력

 

래치일경우 Level Trigger 라고 한다.

S-R 래치를 편하게 쓰려고 헀는데 단순히 NOT을 이용해서 만든 회로는 유지 입력값이 불가능해서 쓰지 못하는 회로가 되어버렸다. and를 이용하여 D 래치를 만들어서 사용하였다.

Pulse, D, SQ 값만 고려하였을 때, Pulse가 posedge 일 때 D 값이 출력되었다.  ==> 플립플롭.

CLK라고 표현. edge trigger.

Master, Slave 어느 위치에 Pulse 를 받아주는 부분에 NOT의 위치는 posedge, negedge가 결정된다. 

래치와 플립플롭의 가장 큰 차이점. edge 에서 동작의 유무.

level trigger VS edge trigger

만약 CLK 는 posedge 인데 D값이 negedge가 되었다. Q는 어떤 값이 될까? --> 모른다 ! metastable.

CLK을 기준으로 값이 변경 될 때 어떤 조건이 있는가?

Setup Time , Hold Time 에 따라서 달라진다.

D값이 들어가고 MQ값이 나온다. 내부 Latch 회로에 의해 지연시간이 생긴다. 들어가자마자 바로 나오지 않는다.

전체 통과하는 시간 : Propagation delay.

D flip flop 만 봤을 땐 setup + hold = propagation

 

setup time, hold time, propagation delay 

글리치 때문에 조합회로를 사용한다.

글리치가 나오는 이유는 propagation delay 때문에 생긴다.

이 글리치를 잡기 위해 propagation delay 동안 동작하지 않고 propagation delay가 다 지나가고 나서 동작하게 하기 위해 조합회로를 추가한다.

설계 중간중간에 래지스터를 넣어주어야 한다. 

 

clk 주기를 만드는 방법:

CLK 주기를 조합회로 자체의 delay 보다 줄여버리면 안된다.

입력값이 CLK를 중심으로 입력값이 순차적으로 나가게 해야한다. 이러한 형태를 PipeLine 이라고 한다.

보통은 CLK 주기를 ts + th + tp 보다 더 길게해서 결정.

(h) Clock이 늦게 도착하는거. Clock Skew

출력에 대한 지연. 

two stage four stage 등등 더 추가해서 지연시키기.

https://m.blog.naver.com/techref/222286156448

준안정(Metastable, Metastability) 상태란? CDC(Clock Domain Crossing)

 

CLOCK 과제 리뷰 :

분 *100 + 초 --> 이 부분을 수정하여 회로를 줄일 수 있다.

counter + 시계 동시에.